این مقاله به طراحی یک تمام جمع کننده با توان پایین که مبنای آن تکنولوژی CMOS است می پردازد. مزیت عمده این طراحی تاخیر انتشار کم به همراه توان مصرفی پایین است که منجر به دست یافتن بهPDP ناچیز شده است. نتایج بدست آمده از این طرح با تکنیک هایی که اخیرا مورد مطالعه و بررسی قرار گرفته اند مقایسه شده که بهبود چشم گیری را نشان می¬دهد. در طراحی انجام شده هیچ گونه مدار معکوس کننده ای استفاده نشده که این خود منجر به کاهش توان مصرفی گردیده است. در مدار پیشنهادی ملاک حداقل ترانزیستور برای رسیدن به توان مصرفی و تاخیر انتشار پایین لحاظ شده است. در این طراحی Sum با استفاده از تکنیک ترانزیستور عبوری و برای پیاده سازی Cout از تکنیک اکثریت استفاده شده است، شبیه سازی این طراحی توسط نرم افزار HSPICE و در تکنولوژی 0/18um انجام شده است.
